Desain Rangkaian Logika Minimal

Minggu ini, pembelajaran kuliah Sistem Digital saya mulai dengan kuis (ujian kecil), baik untuk kelas A maupun B. Kuis ini bertujuan untuk mengevaluasi hasil belajar mahasiswa tentang rangkaian logika, mulai konsep, desain dan analisisnya. Materi ujian yang diambil adalah bab 2 (rangkaian logika) dan bab 3 (aljabar Boolean). Soalnya sederhana.

Kebutuhan fungsional sistem dinyatakan dengan persamaan logika 3 variabel dalam bentuk kanonik SOP (sum-of-product) dan/atau POS (product-of-sum). Desain ditujukan untuk menghasilkan rangkaian logika yang paling sederhana dari persamaan tersebut menggunakan penyederhanaan secara aljabar. Kemudian, mahasiswa menganalisis rangkaian tersebut dengan memberikan nilai masukan ke ketiga masukan tersebut.

Soal dan jawaban mahasiswa untuk kelas A dan kelas B adalah sebagai berikut:

Sebaran Nilai UTS TSK-505 Sistem Digital Lanjut 2011/2012

Minggu lalu, ujian tengah semester 2011/2012 untuk mengevaluasi proses pembelajaran telah dilakukan di jurusan Siskom. Ujian kuliah TSK-505 Sistem Digital Lanjut yang saya ampu, telah dilaksanakan hari Senin (1/11/2011), yang diikuti oleh 71 orang mahasiswa (kelas A dan kelas B). Nilai rata-ratanya 49,5 dengan standar deviasi 18,3.

Berikut saya coba buat statistik sebaran nilai mahasiswa total dan nilai per-soal. Semoga statistik ini bisa digunakan untuk perbaikan diri baik bagi mahasiswa maupun dosen dan bagi proses pembelajaran kuliah TSK-505 selanjutnya.

Materi diujikan dalam bentuk soal uraian yang berjumlah 4 buah dengan bobot evaluasi sampai level C5 (analisis), sebagai berikut:

1. Soal #1 tentang teknologi CMOS untuk implementasi sistem digital  (bobot: 30). Soal ini menguji kemampuan mahasiswa untuk menganalisis rangkaian CMOS dan mensintesisnya menjadi rangkaian logika paling sederhana (C5)
2. Soal #2 tentang IC Standar 7400 untuk implementasi sistem digital (bobot: 25). Soal ini menguji kemampuan mahasiswa untuk mendesain rangkaian IC standar 7400 untuk mengimplementasikan sistem digital (C4)
3. Soal #3 tentang metodologi desain sistem digital menggunakan PLD (bobot: 20). Soal ini menguji pemahaman mahasiswa tentang metodologi desain HDL terutama berbasis Xilinx ISE (C2)
4. Soal #4 tentang desain HDL untuk 74LS138 (bobot: 25). Soal ini menguji kemampuan mahasiswa untuk membuat HDL tersintesis untuk blok kombinasional decoder/demux 3-ke-8 atau 74LS138 (C6)